A 0.13μm hardware-efficient probabilistic-based noise-tolerant circuit design and implementation with 24.5dB noise-immunity improvement

Par Conseil national de recherches du Canada

DOI	Trouver le DOI : https://doi.org/10.1109/ASSCC.2007.4425694
Auteur	Rechercher : Wey, I-Chyn; Rechercher : Chen, You-Gang; Rechercher : Yu, Changhong; Rechercher : Chen, Jie; Rechercher : Wu, An-Yeu (Andy)
Format	Texte, Article
Conférence	IEEE Asian Solid-State Circuits Conference, November 12-14, 2007, Jeju, Korea
Résumé	As the size of CMOS devices is scaled down to the nanoscale level, noise interferences start to significantly affect the VLSI circuit performance. Because the noise is random and dynamic in nature, a probabilistic-based approach is more suitable to handle signal errors than the conventional deterministic circuit designs. However, probabilistic-based designs cost larger hardware area. In this paper, we design and implement a hardware-efficient probabilistic-based noise-tolerant circuit, an 8-bit Markov random field carry lookahead adder (MRF_CLA), in 0.13 mum CMOS process technology. The measurement results show that the proposed MRF_CLA can provide 24.5 dB of noise-immunity enhancement as compared with its conventional CMOS design. Moreover, the transistor count can be saved 42% as compared to the state-of-art MRF design
Date de publication	2007
Dans	IEEE Asian Solid-State Circuits Conference, 2007: ASSCC '07; 12-14 Nov. 2007, Jeju City, Korea (2007) : 316–319.
Publications évaluées par des pairs	Oui
Publication du CNRC	Cette publication n’est pas du CNRC Ce sont des publications qui ont été rédigées par un auteur du CNRC, mais avant que celui-ci soit employé du CNRC.
Numéro du CNRC	504
Numéro NPARC	8926166
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Identificateur de l’enregistrement	fc285118-2b56-4923-9be2-7662c56ab7c9
Enregistrement créé	2009-04-23
Enregistrement modifié	2020-05-10

Date de modification :: 2024-04-19